링크 스피드와 대역 용량
PCI-E가 기존의 PCI 방식에서 변화한 점은 핀수의 감소를 통해 인터페이스가 좀더 단순해 졌는데 이를 가능하게 한 것은 바로 저압 차동 신호(LVDS) 쌍을 이용했기 때문이며 이는 단순한 2와이어 접속이 클럭당 1비트의 전송이 가능했던 반면 방향당 한쌍의 구성을 통해 양방향 동시 데이터 소통이 가능하게 된것으로 이를 통해 효과적으로 사이클당 2비트의 데이터가 전송이 가능하게 되었으며 이는 기존의 2배의 소통량으로 증가를 의미합니다.
이러한 4개의 핀은 하나의 “Lane”을 이루고 이는 데이터와 클럭신호를 동시에 보내는 방식이며 이러한 PCI-E 인터페이스의 대역을 증가 시키는 방법으로는 클럭 주파수 상승과 병렬화된 경로의 증가가 있는데 현재 사용중인 PCI-E 1.0의 x1, x2, x4, x8, x16그리고 x32 와 같은 표기는 앞서 언급한 대역 상승 방식중 클럭 주파수의 차이를 의미하는게 아니고 Lane수의 차이를 의미(모든 슬롯의 동작 주파수는 동일)하며 이는 배수의 증가와 함께 슬롯의 크기가 커질 것이라는 것을 예상 할 수 있습니다. 덧붙여 PCI-E 1.0의 x32의 경우 PCI-E 2.0의 x16과 같은 대역을 제공합니다.
위 이미지의 왼쪽 파트의 경우 전원, 접지, 레퍼런스 전압, 제어신호 등의 접속부 이기때문에 모든 장비에 공통 파트이며 오른쪽의 경우 Lane 수의 증가에 따라 길어질 수 있으며 현재 대역의 제한은 슬롯의 기계적인 크기의 제한과 같은 상황입니다.
현재 가용중인 PCI-E 1.x와 2.0의 차이는 바로 클럭 주파수의 증가를 통한 대역의 증가가 차이이며 2.0 슬롯의 경우 하위 호환성을 제공합니다. 하지만 앞서 언급한 모든 슬롯의 동작 주파수가 동일하다는 특징을 기억한다면 2.0 슬롯에 1.x 장비를 장착하게 될 경우 모든 슬롯의 동작 주파수가 1.x의 클럭 주파수로 다운되어 성능을 희생해야한다는 특징이 있다는 것을 알 수 있습니다.
위의 표에 언급된 PCI-e 3.0의 경우 현재 개발중인 인터페이스 이며 2.0의 두배의 대역 그리고 현재 사용중인 하위 인터페이스 장비와의 호환성은 PCI-E 2.0과 마찬가지로 제공할 예정이라고 하며 현재 데이터 전송 구조인 8bit 데이터/10bit 시그널 구조로 인한 20%의 오버헤드(실재 전송할 양은 8비트이지만 시그널 구조가 10비트이기 때문에 8비트 전송할 양을 10비트 전송해야되는 문제..)와 관련해서도 근본적인 데이터/시그널 구조의 개선이 있을걸로 예상되고 있습니다.
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PCI-Express 하위 호환성
PCI-E 인터페이스는 physical (PHY), data link layer (DLL) 그리고 transaction layer (TL)의 세개의 독특한 모듈로 구성되어 있으며 각 모듈은 서로 독립적인 형태로 서로 영향을 미치지 않는 다고합니다.
위의 표와 같이 물리적인 버스 스피드의 경우 100Mhz로 모두 동일하지만 배수는 모두 다른 형태입니다. PCI-E 배수의 경우 고정적(메인보드의 장비 인식측면은 제외)이며 PCI-E 3.0의 경우 더욱 높은 배수의 사용을 통해 성능을 올리는 CPU의 배수 개념과 비슷한 형태의 성능 향상이라고 볼 수 있습니다.
앞서 언급한 PCI-E 2.0 슬롯에 1.x 장비를 사용하면 클럭이 다운되는 것과 같이 2.0장비를 1.x 슬롯에 사용할 경우 이와 같은 성능 하락이 있으며 이와 같은 모든 경우 시스템은 낮은 주파수로 동작하는 장비에 맞추게 된다는 것을 알 수 있습니다.
PCI-E 2.0 장비의 경우 모두 하위 호환성을 갖도록 만들어 졌지만 일부 PCI-E 1.x 메인보드에서 VGA를 찾을수 없다고 나오는 것은 PCI-E 2.0 장비를 사용했기 때문은 아니라는 것을 알 수 있으며 일부 문제가 발생하는 보드의 경우 VGA가 아닌 보드의 문제로 보는것이 맞다고 볼 수 있으며 업그레이드 시 이와 관련해서 자신이 구성하고자 하는 조합에 대해 알아보고 진행하는 것을 권장합니다.
원문 : http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=3192&p=1
